谈AMD3DVCache背后的存储层次问题

　　其实如果你看过 Rome/Milan 的 IOD/CCD 的功耗情况, 就会感觉到多通道内存是一个比较让人纠结的东西.
　　对于服务器 GPU 来说, 单 Package 的功耗上限大概是 280W. 插单条内存, 或者是 2666 插满, 实际跑的 Compute Benchmark 可能会高于 3200 插满的情况, 这就是因为内存插的越多、频率越高, 就会导致 IOD 分掉更多的功耗.
　　然而要提升多核性能, 离不开核心数量增加. 但是核心数量又依赖足够的内存通道频率进行释放, 这就是为什么 5900X 对比 3900X 提升不是特别大. LPDDR5/DDR5 受期待也是因为这一点.
　　而且很显然, 当 64C 去分 220W 功耗, 显然每个核心还在能能耗甜点上, 只要内存带宽多上去点, IF 总线功率下来一点, 又是一个巨大的提升机会.
　　但是 DDR 每一代提升都会带来更高的延迟, 而高带宽, 比如 GDDR6X, 又会带来更高的发热.
　　所以按照层次存储理论(storage hierarchy), 这个艰巨的任务还是需要交给 L2(Per Core Cache)-L3(Cluster Cache)-L4(Bus Cache) 这几个结构.
　　但是提升 L3 容量的难度在哪里呢? 显然做大可以, 但是需要考虑良率, 而且 Die 大了会降低边缘晶圆利用率.
　　所以 3D V-Cache 利用 TSV 硅穿孔技术让 Die 相连, 专门的 Cache Die 就可以分担大核心的良率问题. 也避免了高速互联 PCB 导致的能耗问题.
　　相比 HBM 的 TSV 来说, 由于上下两层都是 SRAM, 而且面积接近, 所以可以芯片直接直接相连, 加上一块结构硅片垫高就行. 避免 HBM 那种引入一块完整的互联硅片带来的成本.
　　另外借助 chiplets 的结构, 还能玩大小核混搭. Alder Lake 哭晕在厕所, 今年想混回纸面游戏性能没戏了(特别是 DDR5 调试、Win10 异指令集大小核支持都是坑).
　　众所周知大小核的 best-practice 是移动端, 那么 Rembrandt 会不会...
　　当然 AMD 这次的 Zen3+ 的答卷, 一方面是为了提前掐住对手的 「Best Gaming Performance」营销, 另外一方面也是推迟 AM5 平台上市, 留出更多的测试调整时间, 避免上来出现严重的内存兼容性问题, 然后让 Rembrandt 上去排雷.