always块内非阻塞赋值和阻塞赋值的混合描述方式

　　在之前的文章中，我们分别讨论了Verilog HDL里面的＂非阻塞赋值＂和＂阻塞赋值＂。用实例分析了如果在一个always块内等式右边的表达式或者变量，是另一个always块内等式左边的表达式或者变量，仿真器在同一个时间（同一个时钟的边沿）内同时执行两个等式，这就会导致竞争产生。并且我们详细分析了在同一个always块里面，如果混合使用＂非阻塞赋值＂和＂阻塞赋值＂，所可能出现的结果，并且给出了建议的编码方式。
　　今天我们继续探讨如何使用Verilog HDL always块来描述电路的情况。
　　混合逻辑的非阻塞赋值描述
　　因为Verilog HDL的所有语句时并行执行的，所以我们一般可以将不同的语句查分到不同的always块里面执行，但是有的情况下，一个always块里面可能就只有一条语句，所以很多情况之下，我们就会将一些组合逻辑和时序逻辑放到一个always块里面，下面给出一个例子。
　　input clk, rst_n;
　　input in1, in2;
　　output out;
　　reg out;
　　always@(posedge clk or negedge rst_n) begin
　　if(!rst_n)
　　out <= 1＂b0;
　　else
　　out <= in1 ^ in2;
　　end
　　上面这个描述严格意义上讲，可以拆分成下面两个always块：
　　reg out1;
　　always@（in1 or in2）
　　out1 = in1 ^ in2;
　　always@(posedge clk or negedge rst_n) begin
　　if(!rst_n)
　　out <= 1＂b0;
　　else
　　out <=out1;
　　end
　　所以我给出一条建议，当在always快内部，同时出现组合逻辑和时序逻辑的话，要使用＂非阻塞赋值＂。
　　同一个always块内部混合＂非阻塞赋值＂和＂阻塞赋值＂
　　我一直都在讲的是，Verilog HDL的语法非常宽松，所以从HDL语法角度来讲，＂非阻塞赋值＂和＂阻塞赋值＂出现在同一个always块里面完全可以。例如我下面给出一个实例。
　　always@(posedge clk or negedge rst_n) begin
　　if(!rst_n)
　　out <= 1＂b0;
　　else
　　begin
　　out1 = in1 ^ in2;
　　out <=out1;
　　end
　　end
　　上面的这条RTL描述，不论是从仿真还是综合的角度来讲，都是正确的。因为虽然我们在同一个always块里面使用了＂非阻塞赋值＂和＂阻塞赋值＂，但是这两种方式对应的是不同的变量，所以不会出现之前我们讲到的竞争产生。但是我依然不推荐这种描述方式。
　　小结
　　今天我们分享了在always块内，使用＂非阻塞赋值＂和＂阻塞赋值＂进行混合描述的方式，希望能让大家加深对＂非阻塞赋值＂和＂阻塞赋值＂的理解。