浅谈DesignCompiler综合优化的三个阶段

　　前面的文章中，我们提到，Verilog编码效率决定Design Compiler综合得到的电路性能的高低。DC工具的优化只能是雪中送炭，而不能锦上添花。所以如果一段非常低效的RTL代码，DC也不能综合出来一个高效的电路。话虽如此，今天我们还是要来认真的谈一谈Design Compiler优化过程。
　　一般Design Compiler的优化分为三个阶段：Architectural（结构级）、Logic-Level逻辑级和Gate-Level（门级）。因为所处的阶段不同，所以DC在优化的时候，往往采取不同的方法。
　　按照DC的工作过程，我们可以把上面的三个阶段，依次表示成阶段一、阶段二、阶段三。并且在时间先后顺序上，阶段一先于阶段二，阶段二先于阶段三。
　　我们认为阶段一（Architectural）是最高级抽象。从我们读入Verilog之后，DC就开始了结构级的优化。在读入经过mapping之后的db文件之后，DC的优化进入第二个阶段，即逻辑级优化。然后进行优化的门级阶段，这也是整个DC优化过程的最后一步，主要完成GTECH到工艺库的mapping。
　　下面我们分别讨论一下这三个阶段的优化办法。结构级优化(Architectural
　　按照一般经验，事情在发展的开始阶段，往往变化的方向更多，所以方法也就更全面，DC合成也不例外，阶段越靠前，可用的方法也就越多，越往后往往方法就越少。
　　所以作为整个优化过程的第一阶段，结构级优化可采用的方法最多，而且往往优化结果更加优异。在结构级可采用的优化方式主要有一下几点：DesignWare选择
　　DesignWare库是一个需要付费的库，但是因为DW库里面，可选的逻辑门或者运算单元，更加高效或者面积更小，所以一般设计公司都会单独购买。之前的文章中，我们提到，DC是约束驱动的工具，所以DC工具根据我们设计人员提供的时序、面积约束，选择不同的器件、运算单元，来满足约束条件。选择DW库，在这个阶段，往往能找出最佳的合成结果。比如说：DW库相比于基础库，加法器就会有4中更快的电路可以选择。公共运算逻辑提取
　　我们在编写RTL过程中，往往会遇到不同的表达式中，含有相同的运算逻辑，如果我们能够把公共运算部分提取出来，往往能够得到更加优异的DC综合结果。逻辑级优化（Logic-Level）
　　经过第一阶段优化，即结构级优化之后，电路变成了独立于工艺的GTECH库的形式，我们称之为逻辑级。进入逻辑级之后，优化方法有限，只有两种：structure（结构化）。具体指将电路中的中间部分，映射成一个多级的电路。flatten（flatten）。指将组合逻辑的中间级去掉，形成乘积项和的扁平电路结构。因为电路呈扁平化，所以一般面积会较大，并且时序不能保证变好。门级优化
　　到了最后一个阶段，DC的重点任务是完成GTECH电路到最终的工艺库的映射，并且同时检查电路的设计规则。电路的设计规则，指的是Foundry制定的最大电容等限制，只有满足了这些规则，则映射后的电路才能正常工作。
　　小结
　　今天我们谈了DC优化的三个阶段，在每个阶段中，还有哪些地方需要注意，欢迎大家和我进行讨论。
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