和Python一样，RTL也可以通过缩进来区分嵌套关系

　　随着功能复杂度的快速提升，对芯片的要求也是随着提高，所以现在一款芯片的开发，往往需要数十人，长达几个月的共同开发才能完成。
　　因为Verilog HDL的语法相对开放，所以每个人开发的Verilog HDL之间的差异也是非常的大。但是一个设计团队之间，进行RTL模块的交叉review、相互调用是非常频繁的事情，所以为了增强RTL代码的可移植性，以及review的效率，我们通常在一个项目开始的时候，会统一整理一个RTL编码规则，里面的内容包括，命名的规则、单词的缩略原则，一些标准电路的常用写法等等。往往这个编码规则会写的很具体，但是个人认为，这是非常有必要的。在前面的文章中，我们已经聊了一些，今天的文章，我就继续来聊一聊一般常见的规则。
　　RTL推荐编码规则
　　对于嵌套语句，通过缩进表现嵌套关系，可以提升RTL可读性和可维护性。
　　RTL的编写，是以模块化的方式进行，也就是说，对一个大的功能点，先进行功能点拆分，分成多个小的功能点，根据功能点的复杂度，分别独立成一个个小的module，然后再完成module集成，实现整个大的功。
　　举个例子：一个要实现的算法A，里面包括了B+C两个大的功能点，我们要首先将B和C进行再分解，B里面分出了D+E+F，C里面分出了D+G+H，可以看出，B和C里面都有D这个功能点，所以我们把D功能点写入一个独立module，供B和C共同调用，这就是module的调用，或者是功能的嵌套。
　　假如说D是一个加法器：
　　module D（in1, in2, out ）；
　　input[7:0] in1;
　　input[7:0] in2;
　　output [8:0] out;
　　assign out = in1 + in2;
　　endmodule
　　对于上面这个module，在编写B和C的时候可以直接调用。
　　module B（in3，in4...）;
　　input[7:0] in3,in5;
　　input[7:0] in4,in6;
　　wire[8:0] out1, out2;
　　D U_D1 (in1(in3),in2(in4),out(out1) );
　　D U_D2 (in1(in5),in2(in6),out(out2) );
　　但是，这里要说明的是，这种缩进的module调用，比较适用在一个module内部，调用多个子module的情况，而且一般情况这个子module的功能比较简单，可以在一行内完成调用，如果是比较复杂的子module，或者是顶层的集成，就没有必要做这样的缩进处理，因为子module的接口较多，并且调用次数很少，可以定格调用了。
　　小结
　　缩进表现嵌套关系，这种处理方法是非常好用的，例如现在很火的python就是通过缩进来划分代码的关系，所以，只要用的得当，确实很有好处了。