如何用SimpleScalar进行cache性能研究(六)victimcache
在最近一系列的文章中,我们集中介绍了在计算机体系结构学术界广泛使用的一款模拟器SimpleScalar,包括SimpleScalar中的各种模拟器,以及模拟器的运行,提到了影响cache性能的几个方面:容量、块大小、相关度、替换算法。
我们通过四篇文章中对应的四个实验,详细介绍并分析了影响变化过程。在第五篇文章《如何用SimpleScalar进行cache性能研究(五)--引入victim cache》中,我们进一步的介绍了一个设想,如果我们在cache和它的下一级存储器的数据通路中间,增加一块全相连,且容量较小的cache,将上面讲到的在替换过程中,被移出的失效块(称为victim),放入这个小cache里面,以供后面使用。这样的话,cache性能是不是会有一个较大的提升呢?
今天我们通过一些实验结果来论证这个设想。我们的评价指标主要关注以下两点:一级数据cache的miss rate;一级指令cache的miss rate。情况一
统计不添加victim cache,并且保持指令cache不变,只是数据cache的sets变化的情况下,指令L1级和数据L1级cache 的miss rate。
表一 情况一统计数据
根据表一数据,得到的曲线如下图所示:
图一 情况一对应变化趋势情况二
统计添加victim cache,并且保持指令cache不变,只是数据cache的sets变化的情况下,指令L1级和数据L1级cache 的miss rate。
表二 情况二统计数据
根据表二数据,得到的曲线如下图所示:
图二 添加与不添加victim cache统计数据变化曲线
结果分析: 从上面图一和图二中我们可以看出,一片victim cache的加入,对于测试程序test-math来讲,它对数据L1(DL1)和指令L1(IL1)的miss rate和IPC的影响十分有限,改变不是很大。但是,伴随着D-cache的sets的不断变大,victim cache的hit rate开始明显的不断降低。
这说明随着cache的增大,victim cache对cache性能的影响作用在不断减小。情况三
统计不添加victim cache,并且保持指令cache不变,只是数据cache的block size变化的情况下,指令L1级和数据L1级cache 的miss rate。
表三 情况三统计数据
根据表三数据,得到的曲线如下图所示:
图三 情况三对应变化趋势情况四
统计添加victim cache,并且保持指令cache不变,只是数据cache的block size变化的情况下,指令L1级和数据L1级cache 的miss rate。
表四 情况四统计数据
根据表四数据,得到的曲线如下图所示:
图四 添加与不添加victim cache统计数据变化曲线
结果分析:通过上图可以看出,在添加和不添加victim的前后,IL1、DL1的miss rate以及IPC的变化并不是很大。但是伴随着D-cache的block size的变化,IL1和DL1的miss rate增长迅速,并且IPC的呈现出很快的下降趋势。也就是说,cache的性能下降了。与此同时,一同下降的还有victim cache的hit rate。
这意味着victim cache的hit rate降低,导致cache的各项性能也跟着下降了。
小结
今天的两组对比试验,从结果来看,和我们理论分析是一致的。
因为时间关系,今天只进行了这两组对比试验,后面的时间,我会再继续进行其他的对比试验,欢迎大家继续关注。另外大家对试验有什么建议,也欢迎和我进行讨论。
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